FEA和应变计测试

应变计测试

华体会平台电路检查在1999年开始进行应变计测试当BGA / SMT技术开始更换PTH组分时,减少应变水平是反应夹具制造过程。我们很快认识到“反动”过程既不有效,也没有能够了解最低可实现的应变水平。我们的工程团队提出了在设计期间使用的可视化工具,以便轻松识别过多探测力的区域,但是生成的数据仍然没有足够的数据来识别最低可能的应变。有限元分析软件模型PCBA和测试夹具,并将压力应用于测试探针和板支撑,并表示施加到PCBA的微应变电平。在设计过程中使用FEA软件允许我们的工程师修改夹具设计,以便在制造开始之前获得最低可能的微应变。

我们与FEA服务和应变计测试的领导作用是由IPC / JEDEC认可的,参与负责更新标准的IPC / JEDEC-9704A任务组。暴露于广泛的行业专家和我们无缝使用的FEA和应变计过程渗透着我们制造的每个夹具。

测试结果可能导致产品测试夹具的以下机械修改。这有助于在实际测试期间减少产品的应变:

  • 附加委员会支持
  • 加固夹具结构
  • 探针位置的再分配
  • 在有限区域下探测弹簧力

应变仪测试经常进行:

  • 存在高浓度的BGA或脆弱组件的探针
  • UUT在SQ中大于200。
  • 夹具有> 2200探头
  • 使用高或超高的弹簧力探针
  • 如果组件有严格的保修政策

华体会平台电路检查提供完全详细的应变仪报告,以将测试结果与行业标准IPC / JEDEC 9704进行比较。

电路测试夹具产品

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